0
雷锋网按：本文作者李一雷，UCLA博士生，矽说（微信号：silicon_talks）主笔。
近段时间，关注业界消息的朋友们可能会发现Wireline SerDes这部分突然就火起来了，动不动就出个大新闻。比如景略推出了56Gb/s的超高速SerDes、做SerDes的初创公司Kandou Bus融到了1500万美元，甚至于核弹厂Nvidia都要来掺一脚推出自己的NvLink。如此的盛景，不禁让大家想起了十年前每家公司都在争相推出自己的射频芯片产品一样。本文将分析Wireline产品繁荣背后的推动因素。
| 摩尔定律衰落与异质集成兴起
摩尔定律发展至今一直是半导体行业的纲领性文件，在让行业狂飙猛进半个世纪之后，终于遇到了瓶颈。这个瓶颈第一来自于经济学，第二来自于物理定律。
从经济学的角度，本来摩尔定律的目标就是通过工艺制程进步缩小特征尺寸让相同功能的芯片需要的晶圆面积更小。工艺制程进步所需的研发成本和mask制作的NRE成本上升，而每块芯片的制造成本下降。在之前的几十年里，工艺制程研发成本和mask制作的NRE成本上升平摊到每块芯片中不会抵消太多芯片制造成本的下降，从而使用新工艺的芯片的总成本相对于旧工艺会下降。然而，在最新的工艺中，由于新工艺的mask NRE成本非常高，生产的芯片必须出货量非常大才能保证摊薄NRE成本上升，这对于很多芯片设计公司来说风险很大。因此经济学角度对于摩尔定律的驱动力大大下降了。
从物理学角度来说，障碍主要来源于量子效应和光刻精度。当特征尺寸缩小到10nm的时候，栅氧化层的厚度仅仅只有十个原子那么厚，在那个时候会产生诸多量子效应，导致晶体管的特性难以控制。
晶体管成本随特征尺寸缩小而减小的趋势正在慢慢趋缓
为了延续摩尔定律，半导体行业提出了异质集成的方法。“异质集成”顾名思义就是把使用不同工艺的芯片集成在一起，这种集成可以在封装而不是在晶圆上完成。在传统的SoC中，所有模块必须使用同一种工艺。SoC中的数字电路模块会希望使用先进制程以实现更好的集成度以及更高的性能。然而，对于射频、模拟以及混合信号模块，先进制程并不能带来显著的改善。由于先进制程的电源电压会偏低，模拟/射频/模拟信号模块的性能在先进制程下反而可能更差。使用异质集成的话，模拟/射频/混合信号模块等不需要最先进工艺的模块可以用较成熟且廉价的工艺实现，而数字模块则可以由先进工艺实现。不同模块可以用封装技术集成在同一封装中，而模块间的通讯则使用高速接口。
当这种异质技术真正成熟后，Marvell创始人Sehat Sutardja在ISSCC 2015演讲中提到的MoChi架构就能真正实现：不同工艺生产的芯片像乐高积木一样集成在封装里并使用通用的高速接口通信；当需要一个新的模块集成到系统中时只需要设计新的模块芯片并改一下封装即可，不再需要重新去设计并生产新的SoC。
异质集成的MoChi结构，ISSCC2015
可见异质集成如果想要延续摩尔定律的辉煌，关键在于封装技术和高速接口技术。对于封装技术，业界一些厂商在力推TSV(Through Silicon Via)技术，即把多块芯片用三维堆叠的形式放在一起，然后在不同的芯片间打通孔并制作铜连线，使得芯片间可以经由这些连线实现通信。TSMC则在推广2.5D技术CoWoS (Chip-on-Wafer-on-Substrate) 和InFO (Integrated Fan-Out) ，基本概念是把多块芯片集成到同一块载体(Interposer)并在载体上制作芯片间的连线。苹果iPhone7中的A10处理器就使用了TSMC的InFO技术。
至于高速接口技术，就必须使用Wireline SerDes技术。对于异质集成中的Wireline SerDes技术，其应用特点是互联长度短（通常在1cm以内），但是需要SerDes在提供高带宽的情况下严格控制功耗，而且对于传输延迟有一定需求。
从技术角度分析，由于互联线长度短，因此在设计SerDes的时候对于互联线的衰减和频域notch不用太过担心。但是，由于异质集成技术有很大的机会会用到移动设备，因此功耗不能太大。有一个常用的指标来衡量SerDes的性能，即能效（energy efficiency）。能效的单位是bit/pJ，即SerDes传输1bit数据所需要的能量。从物理上是pJ/bit又可以等效为Gb/s/mW，即SerDes以等效1Gb/s数据率传输数据时需要多少毫瓦。在各类SerDes文献里常常可以看到这个指标。
另一个技术要求是延迟，这个指标很多论文不是经常提到但是其实非常重要，尤其是在使用异质集成的内存接口（如HBM）中。从计算机架构的角度来说，一旦处理器在取数据时候发现数据必须到内存里才能拿到，就很有可能必须停下来等数据，直到数据取回到处理器才能继续工作。所以内存接口的延迟越大，处理器等下来等的时间就会越长，从而严重影响处理器运行程序的效率，因此wireline SerDes的延迟必须越小越好。而且重要的一点是SerDes的延迟和带宽并不是特别相关，完全可能出现带宽很大但是延迟也很长的情况。这就好比你如果用集装箱大货轮去运货，吞吐量（带宽）很大，但是前期的准备过程也很长（申请，报批，装货等等），因此延迟和带宽都很大。显然，用在异质集成中的SerDes我们希望带宽大但是延迟很小，这就意味着SerDes PHY的传输协议需要比较简洁。
小结：Wireline SerDes技术是延续摩尔定律的异质集成方案中的关键技术，此类SerDes的关键指标是能效。
| 大数据与万物智能时代的来临
在大数据与万物智能时代，我们用大数据去训练机器学习算法模型，从而给各种工业产品（汽车，家电等等）赋予人工智能。那么，大数据和万物智能又和wireline SerDes有什么关系呢？当然有关！在大数据时代，如果说聚集海量服务器的数据中心是人工智能的大脑，那么保证数据中心中数据自由在服务器间流动的数据互联就是大脑里的血管。而实现这“血管”的技术，就是wireline SerDes。在当代大数据时代，为了实现大数据的可扩展性存储，会使用分布式数据库。例如，你在访问Google之类的网站时，点击一个“搜索”操作，会需要海量的数据才能完成你的搜索请求，而这些数据都不可能存储在一台服务器里，而是必然存储在许多台服务器中。那么，为了完成你的请求，这些数据最终都会需要汇聚到一台或者几台服务器中，这就需要wireline。另外，随着分布式运算的流行，在数据中心，计算往往是在不同的服务器完成的，也需要使用wireline实现的数据互联。
数据中心中的数据互联
目前已经有许多厂商在从事数据中心级数据互联wireline的开发，一个典型的例子就是InPhi，为数据中心同时提供基于光互联和铜导线互联的产品。用于数据中心的wireline主要要求是高带宽，至于功耗之类的不是第一位的考量。数据中心的数据流往往是持续不断的，因此高带宽意味着高吞吐量。再回到之前提到的货运的比喻，数据中心的货运是持续不断的高货运量，因此使用集装箱货轮是最合适的。虽然之前的准备时间（延迟）很长，但是这点时间（延迟）相对于后面货运（数据）的传送时间来说可以忽略不计。与芯片间互联的数据互联的关键区别是：芯片间互联的数据流是突发的，每一笔请求都需要尽快处理，于是要求低延迟；而数据中心中的数据流是持续不断的，完成每一笔请求的延迟要求不大（对用户来说Google上点了搜索按钮后响应时间是1毫秒还是100毫秒在感觉上并没有区别），但是需要在单位时间内处理尽可能多的请求，于是要求极高带宽。
小结：Wireline技术也是大数据时代数据中心的关键技术，此类SerDes的关键指标是高带宽。
| Wireline的技术挑战
对于芯片间互联的wireline来说，技术上主要的挑战是如何平衡好带宽，延迟，成本和功耗之间的平衡。为了实现高带宽，最简单的做法就是增加芯片间的连线数量，但是封装内连线数量上升会导致成本上升。所以，为了降低成本，需要在带宽不下降的情况下减少连线数量，也就是说每根线上的数据带宽需要够大，而每根线上实现高数据带宽往往需要更大的功耗。一种减小功耗的方法是减小互联线上的信号摆幅同时使用较复杂的信号处理方法来恢复数据，而这往往会增加延迟。另一种减小功耗的方法是减小互联线的长度以减小信号衰减，而这就会需要更高级的封装技术来实现高密度集成，也就是说成本会上升。如何实现这几个关键指标的平衡是非常有挑战性的。
芯片间Wireline互联需要在带宽，延迟，功耗和成本之间做权衡
对于数据中心的互联来说，关键的挑战是如何低成本地实现高带宽。光互联可以实现非常高的带宽，然而光互联的成本很高。传统的铜线互联的成本较低，但是在实现数据中心的高带宽通信时会遇到一些棘手的问题，最关键的就是信号完整性问题。数据中心的互联线长度很长，因此会导致高频信号的强烈衰减。除此之外，对数据中心级别的互联线，必须考虑传输线效应，在数据率很高的情况下必须考虑信号反射。这两点都会导致信号完整性的问题，在传输端完美的波形到了接收端就几乎无法分辨。为了解决这个问题，必须使用信道均衡技术（equalization），把数据重新变回原来的样子。
典型的铜互联频率响应，在高频（15GHz）处有巨大衰减（>30 dB）
为了克服数据传输通道非理想性，需要使用equalization技术。左边是未使用equalization时杂乱无章的数据眼图，右边是使用equalization后清晰的数据眼图
| 结语
Wireline技术兴起背后的推动力包括异质集成兴起以及数据中心的需求。前者对应连线距离短而高能效的SerDes，而后者则需要连线距离长而高带宽的SerDes。下篇文章中将会介绍一些wireline的关键技术，敬请期待。
雷峰网原创文章，未经授权禁止转载。详情见转载须知。
